当一颗AI芯片大到晶圆都“装不下”，封装厂开始把目光投向一块更平的桌面——面板。

这两年，AI芯片越来越大：Chiplet（“小芯片”，把大芯片拆成的模块）越来越多、I/O密度（芯片输入输出接口的密集度）越来越高、封装尺寸越做越大。传统晶圆级封装（WLP，在圆形晶圆上直接做封装）渐渐扛不住成本和尺寸的双重压力。于是，一条新的技术主线浮出水面——面板级封装（Panel Level Packaging，PLP，把封装搬到方形大面板上做）。

什么是PLP？先补一句背景：芯片造出来后要“封装”——给它套上外壳、接好线路，它才能装进手机、电脑正常工作。PLP简单说，就是把封装从“圆形晶圆”（切出芯片的圆形硅片）搬到“方形面板”（方形大板子）上做——利用更大面积、更低的单位成本，去承接AI芯片高密度、大尺寸的“系统级集成”（把多颗芯片和元器件装进同一个封装体）需求。

Fraunhofer IZM（弗劳恩霍夫可靠性与微集成研究所）最新的下一代面板级封装报告，给出了一条非常清晰的演进路线：从FOPLP（扇出型面板级封装）、超细RDL（重布线层，芯片表面的“电路地图”），到有机IC载板（芯片的“电路底座”），再到Glass Core（玻璃核心基板，用玻璃当“骨架”的载板）、TGV（玻璃通孔）与光子集成（把光通信功能集成进封装）。PLP正在从单纯的Fan-Out（扇出封装），升级为面向AI与Chiplet 的大面积系统集成平台。

这篇文章，我们把这条路线讲透。

PLP（Panel Level Packaging，面板级封装），是把先进封装从“圆形晶圆”搬到“方形面板”上来做的一整套工艺平台。封装说白了，就是给芯片“穿外套、接线路”，让它能装进设备并与外界电路连通。

打个比方：传统晶圆级封装（WLP）是在一张“圆桌”上摆芯片，圆桌面积有限、边角还浪费；而PLP是把工作台换成一张“方桌”（如610mm×457mm的面板），一次能摆下数倍于晶圆的封装单元，面积更大、单颗成本更低。

它的本质优势就三条：

· 面积更大——一片面板能承载大量芯片封装，解决AI芯片“尺寸失控”、晶圆装不下的问题；

· 单位成本更低——大面积制造摊薄了每颗封装的成本，适合大尺寸Chiplet的量产；

· 支持系统级集成——可以把Fan-Out（扇出封装）、IC载板、玻璃基板、嵌入式元件（“埋”进基板里的元器件）统一到大面板上，承载越来越复杂的系统级集成。

一句话：PLP就是用更大、更平、更省的“面板”，承接AI芯片高密度、大尺寸、低成本的封装需求。

一、为什么封装要从晶圆走向面板？

核心驱动：AI芯片尺寸失控了。

随着AI芯片封装尺寸不断扩大、Chiplet数量与I/O密度持续增加，大面积、高产量、低成本的Chiplet封装，将越来越依赖面板级封装。

传统WLP主要建立在200～300mm（约4～12 英寸）的圆形晶圆平台上，面积有限、单颗成本摊不薄。而PLP可以直接扩展到610mm×456mm、510mm×515mm 这类大尺寸面板，一片面板能同时制造出数倍于晶圆的芯片封装。

Fraunhofer的判断很明确：大面积Chiplet封装需求 + 大型产业玩家的入场，正在推动PLP进入“下一波”发展阶段。

与此同时，I/O（输入输出接口）数量增加、线宽线距（Line/Space，线路的粗细和间距）不断缩小，也要求封装工艺同步升级到高精度贴装、Molding/Embedding（塑封/嵌入）、Fine RDL（精细重布线）。

Wafer Level Packaging（晶圆级封装）→Panel Level Packaging（面板级封装）→Large-Area Chiplet/System Integration（大面积芯粒/ 系统级集成）

PLP的价值不只是“把圆变成方”，而是用大面积制造摊薄大型Chiplet封装的单位成本，同时承载越来越复杂的系统级集成。

二、下一代PLP，不是单一路线，而是多路线并行

Fraunhofer IZM针对大尺寸Panel建立了多种封装架构，覆盖三大材料体系、两大工艺路径：

三大材料体系：

· Epoxy Mold Compound（环氧塑封料，一种树脂类封装材料）

· Organic / Prepreg（有机/预浸料，传统载板常用的树脂材料）

· Glass（玻璃）

两大工艺路径：

· Die First（先放芯片，再做线路）

· RDL First（先做线路，再放芯片）

对应到具体形态，包括FOPLP（Fan-Out 面板级封装，把芯片引脚“扇出”摊开的封装）、PLP、Embedded Substrate（嵌入式基板，把元器件埋进板子里）、IC Substrate（IC 载板，芯片的“电路底座”）、Embedded Glass Core（嵌入式玻璃核心）以及Glass Core Substrate（玻璃核心基板）。

这说明 Fraunhofer 对“下一代PLP”的定义，已经明显超出了传统Fan-Out（扇出封装）——它实际上试图把Fan-Out + IC Substrate（IC 载板）+ Embedded Packaging（嵌入式封装）+ Glass Core（玻璃核心）放进统一的大尺寸面板制造框架。

所以，这份报告真正值得关注的地方是：面板级封装正在从一种“封装形式”，演变成一个覆盖封装与先进基板制造的大面积工艺平台。

三、FOPLP的关键突破口：翘曲、Die Shift、超细RDL与数字化制造

在Fan-Out面板级封装部分，Fraunhofer把研究重点集中在五大方向：

Warpage（翘曲，板子受热弯曲变形）、Die Shift / RDL Shift（芯片位移，芯片在工艺中“跑位”）、Ultra-fine Line RDL（超细线RDL，线宽做到微米级的精细线路）、Multi-layer Molding（多层塑封）、成本/环境建模。

其中非常值得关注的一条主线，是数字化工艺监控。

在 Compression Molding（压缩塑封，用模具加压把封装材料压成型）过程中，Fraunhofer在模具的8 个位置同步布设传感器，实时测量压力、温度、EMC（环氧塑封料）固化程度，还利用应变传感器监测Cure Shrinkage（固化收缩，材料凝固时的体积收缩），并通过介电分析（DEA，用电学手段探测材料状态）判断材料固化程度。最终目标是建立Condition Monitoring + Digital Process Analysis（状态监控 + 数字工艺分析）。

这背后的信号很明确：先进封装正在从“工艺参数控制”，走向“数据驱动的制造”。

另一个核心难题是Die Shift（芯片位移，俗称“芯片跑位”）。芯片在塑封过程中发生位移后，后续Fine RDL（精细重布线）很可能无法准确连接芯片焊盘（Pad，芯片上的金属触点）。Fraunhofer 提出两级补偿方案：

1. 通过数据驱动算法获得芯片位移因子（Die Shift Factor），在贴装阶段调整Die Placement（芯片摆放位置）；

2. 测量塑封后的真实芯片位置，再修改Panel Layout（面板布局图），让RDL与实际Die（芯片）位置重新对准。

预测 Die Shift → 调整贴装位置→测量实际Die位置→自适应

修改RDL Layout

这是PLP向更小线宽、更高I/O密度继续演进的重要基础。

四、有机IC载板：正在向“半导体级”精细加工靠拢

报告第二条重要技术路线，是Organic / IC Substrates（有机/IC 载板）。

Fraunhofer 重点研究：下一代低CTE（低热膨胀系数，受热不易变形）/ 高性能Organic Core（有机芯板）、Component / Die Embedding（元件/芯片嵌入）、Photodielectric + Plasma Via RDL（光敏介电材料 + 等离子体打孔制作重布线）、SAP / Damascene 混合工艺（半加成 / 大马士革工艺，两种精细线路制作方法），以及Fine Pitch Cu Pillar Bumping（细间距铜柱凸点，芯片上密集的“铜柱子”连接点）。

尤其值得关注的是RDL Formation with Plasma Etching and Ashing（用等离子体刻蚀和灰化来做重布线）——报告已经把CCP、ICP（两种等离子体处理设备）等原本非常典型的半导体工艺，引入到先进基板制造中：

· CCP（等离子体刻蚀设备）：用于Ti（钛）反应刻蚀、Cu（铜）背溅射、高填充介电材料刻蚀、PID（光敏介电材料）去残胶（Descum）；

· ICP（等离子体清洗设备）：用于光刻胶（Resist，感光胶）残留去除与表面清洗（Surface Cleaning）。

PCB / IC Substrate 传统工艺→SAP/mSAP（半加成工艺）→Fine RDL（精细重布线）→Damascene/CMP/Plasma（大马士革工艺/化学机械抛光/等离子体工艺）等半导体级工艺

也就是说，随着先进封装互连尺寸不断缩小，“封装设备”与“晶圆制造设备”的技术边界正在进一步模糊。

五、玻璃核心基板：一条非常重要的长期技术路线

整份报告的后半部分，重点落在了Glass Core Substrate（玻璃核心基板）。

Fraunhofer 列出的研究方向非常完整：

Panel Handling & System Reliability（面板搬运与系统可靠性）、TGV（玻璃通孔，在玻璃上打穿微孔并填铜，实现上下导电）、Glass Cavity（玻璃腔体，在玻璃上挖出的“凹槽”）、Glass Trim & Protective Coating（玻璃修边与保护涂层）、Embedded Components（嵌入式元件，把元器件“埋”进板内）、Multilayer Fine-Line RDL（多层精细重布线）、Photonics Integration（光子集成，把光通信器件集成进封装）。

其中TGV是核心。

Fraunhofer 已经在研究从Glass Modification + Etching（玻璃改性 + 刻蚀成孔）→ Buffer/Linker/Brush Layer（缓冲/连接/过渡层）→ Seed（种子层，先铺一层薄铜当“引线”）→ Cu Plating（电镀填铜）→ Reliability Test（可靠性测试）的完整TGV制造链条，并利用热冲击（Thermal Shock，急冷急热考验）、温度循环（Thermal Cycling，反复变温）、电性测试以及SEM/FIB截面分析（电子显微镜切面观察）来验证可靠性。

更值得注意的是：这里的玻璃基板，并不只是承担传统“载板”（底座）功能。报告明确把Embedded Components（嵌入式元件）、Fine-Line RDL（精细重布线）以及Photonics Integration（光子集成）都放进了玻璃平台。

Glass Core + TGV + Fine RDL + Embedded Chip + Photonics——高度集成的大尺寸系统级封装平台

六、最终路线图：TGV+2μm级RDL，把玻璃基板推向高密度系统集成

报告最后给出的Glass Panel Technology Group 路线图，是理解整份报告最关键的部分。

第一阶段：从TGV（玻璃通孔）>50μm、700μm 厚玻璃、深径比（AR，孔的深度与直径之比）<10:1 / 15:1 / 20:1，同时发展 SAP（半加成工艺）5μm L/S（线宽/线距）、15μm Via（过孔）、ABF（一种常用载板绝缘材料）。

第二阶段：向TGV≤50μm（孔径更小）、AR>1:15（深径比更大、孔更深）和SAP 2μm L/S、10μm Via演进。

长期阶段：进一步推进到TGV≤50μm、AR>1:20（深径比继续提升），以及RDL SAP 2μm L/S、5μm Via。

同时，其TGV工艺链已经覆盖Laser Modification（激光改性，先“打标”便于后续刻蚀）、Etching（刻蚀成孔）、Coating（涂覆）、Metal Seeding（金属种子层）、Plating（电镀填铜）、CMP（化学机械抛光，把表面磨平）、Etching 和AOI（自动光学检测，机器自动“查缺陷”）；RDL则进一步探索Panel-scale Photodielectric（面板级光敏介电材料）、Damascene（大马士革工艺）以及Glass Buffer/Intermediate Layer（玻璃缓冲/中间层）。

这意味着，Fraunhofer的目标不是简单证明“玻璃可以做封装”，而是建立一套真正能够面向大尺寸Panel、高密度互连的玻璃基板工艺生态。

结语：PLP，是先进封装的下一张底牌

AI 与Chiplet正在把先进封装推向“大尺寸 + 高I/O+细线宽+低成本”的新阶段。

Fraunhofer 认为，面板级封装（PLP）将成为重要的制造平台，并沿着FOPLP、有机IC载板、玻璃核心基板三条路线同步推进。

其中，Die Shift（芯片位移）数字补偿、超细RDL、半导体级等离子/CMP工艺，以及TGV+2μm级RDL玻璃基板，是下一代PLP实现高密度系统集成的关键技术。

当晶圆快装不下AI芯片时，面板就是那张更大的桌子——而谁能把这张桌子上的工艺做精，谁就拿到了先进封装的下一张底牌。

本文基于 Fraunhofer IZM 公开研究资料整理，供行业交流学习。

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