先进封装变局：玻璃基板崛起，HBM迈向3D

当摩尔定律在晶体管维度放慢脚步，先进封装正接过接力棒，成为AI算力竞争的下一个主战场。
AI大模型的算力军备竞赛，正在把半导体行业的竞争焦点从 "把晶体管做得更小"，转向 "把芯片连得更快、堆得更密"。近期两则行业信息 —— 玻璃基板切入CPO光电一体化封装、SK海力士在Hot Chips 大会公布下一代HBM封装路线 —— 放在一起看，恰好勾勒出先进封装未来几年的完整图景：材料平台在变，架构形态也在变。
一、封装演进：从 2.5D 走向 3D 的必然
过去十年，封装互连走过了清晰的技术脉络：从Wire Bonding（引线键合）、Flip Chip（倒装）到Fan-Out（扇出）与Hybrid Bonding（混合键合）。
如今，GPU/XPU与 HBM 对 I/O 密度和互连距离的要求越来越高：
2.5D 封装：GPU与HBM共置于同一硅中介层，通过高密度 RDL 实现毫米级短距互连；
3D封装：进一步通过TSV与 Cu-Cu 混合键合实现垂直互连。
这条演进路径指向同一个方向：封装平台必须走向更大尺寸、更高 I/O 密度、更低损耗、更低翘曲。而传统硅中介层和有机基板，恰恰在这四个维度上逐渐触及天花板 —— 这为新材料打开了大门。

二、玻璃基板：新一代封装材料平台崛起
硅中介层与有机基板的核心瓶颈在于：大尺寸扩展受限、翘曲控制困难、高频信号损耗偏高。
玻璃之所以被寄予厚望，是因为它的材料属性几乎为先进封装 "量身定制"：
• CTE可调：3–10 ppm/℃，与硅芯片高度匹配，大幅降低热应力；
• 低损耗：硼硅酸盐玻璃Dk约 4.5–5.5、10GHz 下Df约0.002–0.003，适配未来112G、224G乃至448G SerDes高速互连；
• 高刚性 + 高平整度：支撑大尺寸封装的结构稳定性；
• 大Panel加工：支持 510×515mm 甚至 750×620mm 矩形面板，突破圆形晶圆面积利用率天花板。
当然，玻璃并非没有短板 —— 其热导率明显低于硅，未来必须与先进散热方案协同设计。

三、三大落地路线：面板、载板与光电一体
玻璃在先进封装中的价值，正沿着三条路线同时推进：
路线一：CoPoS 面板级封装
把TSV、RDL等成熟工艺迁移到大型矩形玻璃面板平台，形成 "TGV 垂直互连 + Fine RDL横向互连" 的结构，让先进封装从Wafer-Level走向Panel-Level，为超大尺寸GPU、HBM 与Chiplet 集成提供全新制造平台。
路线二：Glass Core 玻璃芯载板
用玻璃取代传统有机 Core，成为封装基板本身的永久结构材料。高刚性骨架 + 与硅匹配的CTE，能显著降低大尺寸AI芯片长时间高功率运行带来的基板变形与界面应力。
路线三：CPO Glass Bridge 光电一体化
这是最具想象力的一条。利用IOX离子交换技术在玻璃内部形成渐变折射率光波导，在光纤与硅光PIC之间完成模场转换，单连接器可支持 24 路以上光学通道，并通过无源对准大幅降低耦合难度。这意味着玻璃基板未来不仅能做电互连（TGV + RDL），还能把光互连直接 "长" 进基板里 —— 最终走向 "Electrical + Optical" 一体化封装平台。
产业端已有标杆：Intel展示了510×515mm、20 层布线的Glass Core Panel，集成全铜填充TGV、嵌入式EMIB以及埋入式光波导，验证了这条技术路径的可行性。

四、核心工艺：TGV、铜填充与 Fine RDL
玻璃基板的制造，绕不开三大核心工艺。
TGV（玻璃通孔）是玻璃版的TSV，实现上下表面垂直互连的关键。目前存在多条技术路线：CO₂/IR 激光（效率高但易产生热影响区与微裂纹）、UV/Excimer 激光（热损伤更低）、ICP-RIE等离子体刻蚀、光敏玻璃光刻，以及被行业重点关注的LIDE激光诱导刻蚀—— 采用 "超短脉冲激光改性 + 湿法刻蚀"，兼顾小孔径、高深宽比与低裂纹。
铜填充是打通电互连的真正考验。典型路线是在玻璃孔壁形成种子层，再通过化学镀 / 电镀完成铜沉积。深宽比越高，种子层在深孔中的保形性、电流分布和添加剂输运就越复杂，极易出现空洞、接缝与侧壁填充不足 —— 无缺陷铜填充是量产的关键门槛。
Fine RDL完成横向互连：L/S ≥2μm 可采用聚合物介质配合电镀；进入Sub-2μm后，则需要SiO₂、双大马士革与CMP等更接近前道晶圆制造的工艺。

五、HBM 封装：海力士的 16-Hi 到 3D 之路
在 2026 Hot Chips大会上，SK海力士封装工程副总裁李在植详细拆解了 HBM 的先进封装路线。
当前HBM采用三维堆叠 +TSV结构，最高 16 层（16-Hi），与GPU以 2.5D方式共置于硅中介层。相比GDDR6（24GB / 768GB/s），四层堆叠的HBM3E 就能做到144GB / 4TB/s，占用空间却减半。
HBM4 的关键指标：容量最高 48GB（12-Hi 36GB已量产，16-Hi 48GB 认证中），带宽超2TB/s，Z 轴封装高度775μm，TSV数量超2万个，能效较 HBM3E 提升 40%+，热阻改善 14%+。
封装工艺层面，行业存在两大流派：

类别	数量	严重程度
事实 / 参数错误	2 处（HBM3E 容量、HBM4 对应关系）	高
表述需核实 / 优化	4 处（775μm 归属、光波导、CTE 匹配、24% 厚度）	中
排版问题	6 项（对比表、来源、术语、图片、标题、摘要）	中低

海力士已在16-Hi HBM3E中采用 MR-MUF，并叠加翘曲控制与细间距互连技术，整体封装高度提升至 775μm。
但真正的挑战在后头：每两代产品带宽几乎翻倍，给散热体系带来约 2.2 倍的压力；TSV数量激增也让散热面积问题日益突出。

六、未来技术：混合键合、I-HBM 与 EMIB
面对 16 层以上的堆叠需求，海力士祭出了几大 "武器"：
混合键合：相比MR-MUF，在相同封装高度下可实现 24% 更厚的芯粒、TSV 间距缩至18μm以下，堆叠层数增加时热阻仍降低 35%；
I-HBM热点缓解（对标三星HPB）：在 HBM D2D PHY 区域嵌入高导热、电绝缘的冷却组件，形成专用热路径，热阻降低 30%+；
带宽提升TSV数量翻倍 + 逻辑工艺更高IO速度，并广泛部署功率TSV改善PDN性能。
最值得玩味的是，海力士在2.5D方案中，把Intel的EMIB技术与台积电的 CoWoS-L/R/S 并列展示。再叠加 "英特尔与 SK 海力士计划在内存领域成立合资企业" 的传闻，业界普遍解读为：HBM封装正试图打破 "CoWoS一家独大" 的格局，走向多路径竞争。
而终极形态是3D集成—— 把HBM直接堆叠在加速器之上。一旦先进逻辑与封装技术成熟，这将是各方都渴望实现的一步。

七、挑战与展望
玻璃基板从 "材料验证" 到 "完整封装平台"，仍要跨越五道坎：高深宽比TGV 的孔形与一致性、无缺陷铜填充、硬脆玻璃的微裂纹控制、玻璃与铜及介电层的附着力、大Panel薄玻璃的翘曲与整板良率。

无论是玻璃基板还是3DHBM，都指向同一个判断：先进封装正在从 "单一厂商的工艺竞赛" 演变为 "材料 — 工艺 — 系统" 的体系化竞争。未来的赢家，不是某一项技术突破最亮眼的那一个，而是能把材料、互连、散热与可靠性整合成稳定量产能力的那一方。这场封装革命，才刚刚开始。
文章部分内容参考资料
• Intel NEPCON Japan 2026 玻璃基板发布 
• SK 海力士 12-Hi HBM4 量产交付新闻